[Post #35/38] 디지털 CMOS 회로 분석: 인버터, NAND/NOR

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📘 마이크로전자회로 연재 Post #35/38 — 16.1-16.4 (기초)

디지털 집적회로의 근간은 아주 단순한 스위칭 동작에서 시작됩니다. 우리가 사용하는 스마트폰의 애플리케이션 프로세서(AP)가 3GHz 이상의 클럭으로 동작할 수 있는 이유는 CMOS(Complementary Metal-Oxide-Semiconductor) 인버터가 매우 빠르고 전력 효율적으로 논리 상태를 전환하기 때문입니다. 이 장은 디지털 회로 설계의 가장 기초적인 빌딩 블록을 이해하는 첫 단추입니다.

1. 개요 및 배경 ─ 왜 이 주제가 중요한가?

CMOS 인버터는 디지털 시스템의 '최소 단위'입니다. 비유하자면, 도로는 한 방향으로만 차를 보내는 일방통행로가 필요하고, 때로는 교차로에서 신호등이 필요하듯, 디지털 신호도 반전(NOT 연산)과 논리 조합(AND/OR)이 필수입니다. PMOS(Positive-channel MOS)를 위쪽에, NMOS(Negative-channel MOS)를 아래쪽에 배치하는 구조는 마치 저울과 같습니다. 입력 전압에 따라 위쪽 저울(PMOS)이 무게를 실어 전압을 높이거나(Logic High), 아래쪽 저울(NMOS)이 무게를 실어 전압을 낮추는(Logic Low) 방식입니다.

과거의 NMOS 전용 로직은 상시 전류가 흐르는 구조라 전력 소모가 극심했지만, CMOS 구조는 입력이 바뀌는 찰나를 제외하면 거의 전류가 흐르지 않아 현대 모바일 기기의 저전력 동작을 가능케 했습니다. 5nm, 3nm 공정의 최첨단 프로세서 설계자들도 결국은 이 기초적인 인버터의 동작 특성을 기반으로 타이밍과 전력 최적화를 수행합니다.

그림 1. CMOS 인버터 회로 (PMOS·NMOS)

2. 핵심 동작 원리

CMOS 인버터는 PMOS Pull-up 트랜지스터와 NMOS Pull-down 트랜지스터의 상호보완적 결합입니다. 입력 전압 V_in이 V_DD(Logic High)일 때는 NMOS가 켜지고 PMOS가 꺼지며 출력 노드는 접지(GND)로 당겨집니다. 반대로 V_in이 0 V(Logic Low)일 때는 PMOS가 켜지고 NMOS가 꺼지며 출력은 V_DD로 올라갑니다.

이때 중요한 것이 전압 전달 특성(VTC, Voltage Transfer Characteristic)입니다. 입력이 0에서 V_DD로 변할 때 출력은 V_DD에서 0으로 급격하게 떨어지는데, 이 중간 영역에서 두 트랜지스터가 모두 켜져 순간적인 단락 전류(Short-circuit current)가 흐르게 됩니다. 정적(Static)인 상태에서는 누설 전류(Leakage current)를 제외하면 사실상 전력 소모가 0에 가깝습니다.

여기서 α는 스위칭 활성 계수(Activity factor), C_L은 부하 커패시턴스, f는 클럭 주파수입니다. 동적 전력은 주파수가 높아질수록, 부하가 클수록, 공급 전압의 제곱에 비례하여 폭발적으로 증가함을 보여줍니다.

💡 비유로 이해하기: CMOS 인버터는 양방향 펌프입니다. 위쪽 펌프(PMOS)는 물탱크(V_DD)에서 물을 채우고, 아래쪽 펌프(NMOS)는 물을 하수구(GND)로 뺍니다. 두 펌프가 동시에 켜지는 중간 상태가 바로 우리가 '전력 소모'를 하게 되는 짧은 스위칭 순간입니다.

3. 핵심 설계 방정식

디지털 회로의 성능을 결정하는 전파 지연(Propagation Delay)에 관한 식은 다음과 같습니다.

여기서 R_eq는 트랜지스터의 등가 저항, C_L은 다음 단의 게이트 커패시턴스와 배선 커패시턴스의 합입니다. 이는 저항이 작을수록, 부하가 작을수록 속도가 빨라짐을 의미합니다.

잡음 마진(Noise Margin)의 정의는 다음과 같습니다.

여기서 V_IL과 V_IH는 인버터 특성 곡선의 기울기가 -1이 되는 지점입니다. 이 마진이 클수록 노이즈가 섞인 신호도 오동작 없이 받아들일 수 있습니다.

4. 구체적 수치 예제 ─ 직접 계산해 보기

65nm 공정에서 V_DD = 1.0 V, C_L = 10 fF, 등가 저항 R_eq = 5 kΩ이라고 가정해 봅시다.

1. 전파 지연 계산: t_p = 0.69 × 5 kΩ × 10 fF = 34.5 ps. 2. 동적 전력 계산: f = 1 GHz(10⁹ Hz), α = 0.1로 가정하면, P_dyn = 0.1 × 10 fF × (1.0 V)² × 10⁹ = 1 μW. 각 수치는 최신 디지털 시스템에서 매우 일반적인 범위로, 나노초 이하의 응답 속도와 마이크로와트 단위의 전력 소모를 보입니다.

그림 2. CMOS 인버터 VTC 곡선과 잡음 마진 표시

5. 설계 고려사항 & 트레이드오프

• 트랜지스터 폭(W) 결정: W를 키우면 R_eq가 줄어 속도는 빨라지지만, 입력 커패시턴스가 증가하여 앞단에 부담을 줍니다.
• V_DD 스케일링: 공급 전압을 낮추면 P_dyn이 제곱으로 줄어들지만, 속도가 느려지고 잡음 마진이 감소합니다.
• NAND/NOR 구조: NAND는 NMOS 직렬 연결, PMOS 병렬 연결로 구성되어 특정 상황에서 지연이 커질 수 있으므로 크기 최적화가 필요합니다.
• 레이아웃 면적: 트랜지스터를 크게 만들수록 칩 전체 면적이 늘어나 제조 원가가 상승합니다.

6. 실무·연구에서 어떻게 쓰이나

1. **표준 셀 라이브러리 설계**: 파운드리에서 제공하는 Standard Cell Library(NAND, NOR, D-FlipFlop 등)는 위 원리를 바탕으로 최적화되어 있습니다. 2. **저전력 회로 설계**: V_DD를 가변적으로 조절하는 DVFS(Dynamic Voltage and Frequency Scaling) 기술은 실시간으로 이 전력 식을 이용하여 AP의 배터리 효율을 극대화합니다. 3. **고속 데이터 인터페이스**: DDR 메모리 컨트롤러나 SerDes 설계 시 인버터 체인의 지연을 정밀하게 제어하여 신호의 위상을 맞춥니다.

7. 자주 겪는 함정 & 디버깅 팁

• ⚠️ 함정 1: 'PMOS와 NMOS의 채널 이동도 차이'를 고려하지 않고 대칭적으로 설계할 경우, V_M이 V_DD/2에서 벗어납니다. 해결법은 PMOS의 W를 NMOS보다 약 2~3배 크게 설계하는 것입니다.
• ⚠️ 함정 2: 출력 부하가 커지면 지연이 급격히 증가합니다. 해결법은 여러 단의 버퍼(Buffer)를 사용하여 구동 능력을 단계적으로 키우는 'Fan-out 최적화'를 수행합니다.

8. 시험·면접 빈출 포인트

• 💡 "CMOS 인버터에서 V_M(Switching Threshold)은 어떻게 결정되는가?" (PMOS와 NMOS의 전류 식을 등치시켜 계산 가능함)
• 💡 "왜 NAND 게이트의 직렬 NMOS 개수가 늘어나면 지연이 커지는가?" (등가 저항이 직렬 연결로 인해 합산되므로)
• 💡 "정적 전력 소모의 주원인은 무엇인가?" (소스-드레인 간 누설 전류와 게이트 터널링 전류)

9. 한눈 요약

• CMOS 인버터는 PMOS(Pull-up)와 NMOS(Pull-down)의 스위칭 조합입니다.
• 정적 전력은 거의 0이나, 스위칭 시 단락 전류와 충방전 전류(동적 전력)가 발생합니다.
• 전파 지연 t_p는 0.69·R_eq·C_L에 비례하며 속도 결정의 핵심입니다.
• 잡음 마진(NM_L, NM_H)은 회로의 신뢰성을 보장하는 지표입니다.
• NAND/NOR는 트랜지스터의 직/병렬 연결을 통해 로직 기능을 구현합니다.

본 포스트는 학습 목적이며, 실제 설계 시 데이터시트 확인과 SPICE 시뮬레이션 검증이 필요합니다.