[Post #37/38] [심화] CMOS 공통 소스·게이트 복합 토폴로지

CONTENT_START

📘 마이크로전자회로 연재 Post #37/38 — 17.3-17.4 (심화)

고성능 아날로그 회로의 핵심은 얼마나 높은 전압 이득(Gain)을 넓은 출력 전압 범위(Swing)에서 얻어내느냐에 달려 있습니다. 오늘 다룰 CMOS 공통 소스-게이트 복합 토폴로지는 연산 증폭기(Op-Amp)의 내부 설계, 특히 고속 통신용 ADC의 버퍼나 고정밀 센서 인터페이스의 핵심인 '캐스코드(Cascode)' 구조를 심층 분석합니다.

1. 개요 및 배경 ─ 왜 이 주제가 중요한가?

여러분이 주방의 수도꼭지를 돌린다고 상상해 봅시다. 우리가 원하는 것은 물의 흐름(전류)을 아주 미세하게 제어하면서도, 수도관이 터지지 않게 압력(전압)을 안정적으로 유지하는 것입니다. 단일 트랜지스터만으로는 높은 이득을 얻기 위해 출력 저항을 높이면 출력 범위가 좁아지는 '결정적 딜레마'에 빠지게 됩니다.

이때 등장하는 것이 '캐스코드' 구조입니다. 이는 마치 수도관을 직렬로 두 개 연결하여, 첫 번째 수도꼭지는 흐름을 제어하고(Common Source, CS), 두 번째 수도꼭지는 압력을 차단해 주는(Common Gate, CG) 방식을 취합니다. 이 구조를 통해 우리는 높은 출력 저항을 확보하여 신호 증폭을 극대화하면서도, 전류원 부하를 영리하게 사용하여 전력 효율을 챙길 수 있습니다.

최근 스마트폰에 들어가는 5nm 공정의 PMIC(전력 관리 집적 회로)나 고속 데이터 전송을 담당하는 SerDes(직렬/병렬 변환기) 내부의 증폭기들은 모두 이러한 복합 토폴로지의 정교한 파생형입니다.

그림 1. 폴디드 캐스코드 OTA 회로

2. 핵심 동작 원리

캐스코드 구조에서 상단 트랜지스터(CG단)는 드레인(Drain) 전압의 변화로부터 하단 트랜지스터(CS단)를 보호하는 '방패' 역할을 합니다. 하단 트랜지스터의 드레인 전압이 거의 고정되어 있기 때문에, 밀러 효과(Miller Effect)가 억제되어 고주파 특성이 획기적으로 개선됩니다.

여기서 g_m2는 상단 트랜지스터의 트랜스컨덕턴스, r_o2와 r_o1은 각각 상단 및 하단 트랜지스터의 출력 저항입니다. 즉, 단일 트랜지스터 대비 출력 저항이 g_mr_o 배만큼 커지는 마법이 일어납니다.

💡 비유로 이해하기: 캐스코드 구조는 '보디가드'를 세우는 것과 같습니다. 연약한 신호원(CS단)이 출력단의 거친 전압 변화(Drain Swing)를 직접 감당하지 않도록, 튼튼한 보디가드(CG단)가 드레인 전압을 대신 받아내어 일정한 동작점을 유지하게 해 줍니다.

3. 핵심 설계 방정식

이득을 계산할 때 부하 저항과 출력 저항을 동시에 고려해야 합니다.

R_out,N과 R_out,P는 각각 NMOS 측과 PMOS 측의 출력 저항입니다. 이 값을 최대화하는 것이 고이득 설계의 핵심입니다.

이는 출력 노드의 극점(Pole) 위치입니다. 출력 저항이 클수록 극점이 낮은 주파수로 이동하여 대역폭(Bandwidth)은 좁아지는 트레이드오프가 발생합니다.

이는 트랜지스터가 포화 영역(Saturation)을 유지하기 위한 최소 입력 조건입니다. 캐스코드에서는 V_DS 조건이 더욱 까다로우므로 이를 반드시 검증해야 합니다.

4. 구체적 수치 예제 ─ 직접 계산해 보기

65nm CMOS 공정에서 V_DD = 1.2 V, I_D = 100 μA, g_m = 1 mA/V, r_o = 50 kΩ인 NMOS 캐스코드단을 설계한다고 가정해 봅시다.

1단계: 단일 트랜지스터의 출력 저항은 50 kΩ입니다.
2단계: 캐스코드 구성 시 출력 저항 R_out은 g_mr_o²에 비례합니다.
3단계: g_mr_o = 1 mS × 50 kΩ = 50 이므로, R_out ≈ 50 × 50 kΩ = 2.5 MΩ이 됩니다.
결과적으로 이득은 50배가 아니라 무려 2,500배(약 68 dB) 수준까지 증폭이 가능해집니다.

그림 2. 캐스코드 출력 임피던스 분석 다이어그램 (R_out,N과 R_out,P 표시)

5. 설계 고려사항 & 트레이드오프

• 출력 스윙(Output Swing): 캐스코드를 쌓을수록 트랜지스터의 드레인-소스 전압(V_DS,sat)이 점유하므로 출력 노드에서 사용할 수 있는 전압 범위가 급격히 줄어듭니다.
• 게인 부스팅(Gain-Boosting): 스윙을 확보하기 위해 트랜지스터를 작게 설계하면 이득이 떨어집니다. 이때 보조 증폭기를 활용하여 CG단의 게이트 전압을 능동 제어하는 '게인 부스팅' 기법을 사용합니다.
• 노이즈(Noise): 캐스코드 트랜지스터는 하단 트랜지스터의 노이즈를 그대로 증폭하거나, 자체적인 열잡음(Thermal Noise)을 추가하므로 설계 시 전력과 노이즈 사이의 타협이 필수적입니다.
• 바이어스 안정성: 모든 캐스코드 트랜지스터는 포화 영역에 있어야 합니다. PVT(Process, Voltage, Temperature) 변동에도 이 조건이 깨지지 않도록 정밀한 바이어스 회로(Bandgap Reference)가 필요합니다.

6. 실무·연구에서 어떻게 쓰이나

가장 대표적인 사례는 TI사의 연산 증폭기 내부의 폴디드 캐스코드(Folded Cascode) 구조입니다. 또한, 무선 통신용 RF 칩의 LNA(저잡음 증폭기)는 높은 이득과 낮은 입력 정전용량이 필수적이므로 반드시 캐스코드 형태를 취합니다. 최근 삼성이나 TSMC의 파운드리 라이브러리 셀에서도 아날로그 IP를 위한 표준 캐스코드 블록이 제공되고 있습니다.

7. 자주 겪는 함정 & 디버깅 팁

• ⚠️ 함정: 모든 트랜지스터가 포화 영역에 있다고 가정하고 계산했지만, 실제로는 하단 트랜지스터가 선형(Triode) 영역으로 빠지는 경우. → 해결: 시뮬레이션 시 V_DS와 V_DS,sat의 마진을 최소 100 mV 이상 확보했는지 체크합니다.
• ⚠️ 함정: 높은 이득을 위해 무작정 채널 길이를 길게 잡는 경우. → 해결: 기생 커패시턴스가 증가하여 대역폭이 급락할 수 있습니다. 레이아웃 시 기생 성분을 추출(PEX)하여 주파수 응답을 확인하세요.

8. 시험·면접 빈출 포인트

• 💡 "캐스코드 구조에서 출력 임피던스가 g_mr_o²로 증가하는 물리적 이유를 설명하시오." (입력 변화가 드레인에 미치는 영향이 CG단에 의해 완화됨을 설명)
• 💡 "폴디드 캐스코드(Folded Cascode)를 사용하는 주된 이유는?" (공급 전압을 효과적으로 분배하여 입/출력 스윙 범위를 확보하기 위함)
• 💡 "게인 부스팅 기법은 출력 저항을 얼마나 향상시키는가?" (부차적 증폭기의 이득만큼 추가로 상승)

9. 한눈 요약

• 캐스코드는 출력 저항을 g_mr_o 배 증대시켜 이득을 극대화한다.
• 출력 노드의 극점이 낮아져 대역폭과 이득 사이의 트레이드오프가 존재한다.
• 포화 영역 유지가 핵심이며, V_DS 마진 확보가 실무 설계의 전부다.
• 폴디드 캐스코드는 스윙 확보를 위해 상/하단 트랜지스터를 다른 타입(NMOS/PMOS)으로 연결한다.
• 게인 부스팅은 스윙 손실 없이도 초고이득을 얻을 수 있는 강력한 설계 기법이다.

본 포스트는 학습 목적이며, 실제 설계 시 데이터시트 확인과 SPICE 시뮬레이션 검증이 필요합니다.