[Post #23/38] 공통 이미터(CE)·공통 소스(CS) 주파수 응답 (실전 1편)

CONTENT_START

📘 마이크로전자회로 연재 Post #23/38 — 11.4 (심화)

공통 소스(CS) 증폭기는 현대 아날로그 집적회로의 뼈대입니다. 하지만 고주파 신호가 입력되면, 교과서에서 배운 저주파 등가 회로는 힘을 잃습니다. 이 단원은 트랜지스터 내부에 숨어 있는 기생 커패시턴스가 어떻게 회로의 대역폭을 갉아먹는지, 그리고 이를 물리적으로 어떻게 해석해야 하는지 다룹니다.

1. 개요 및 배경 ─ 왜 이 주제가 중요한가?

전자 회로에서 주파수가 높아진다는 것은, 마치 도심의 러시아워처럼 신호가 제때 목적지에 도착하지 못하고 병목 현상을 겪는 것과 같습니다. 트랜지스터 내부에는 물리적인 '문턱'인 C_gs(게이트-소스 커패시턴스)와, 출력과 입력을 몰래 연결하는 '비밀 통로'인 C_gd(게이트-드레인 커패시턴스)가 존재합니다. 저주파에서는 이들이 마치 끊어진 길(Open circuit)처럼 작동하지만, 주파수가 올라가면 이들은 신호를 왜곡시키는 주범이 됩니다.

밀러 이론(Miller Effect)은 이 비밀 통로인 C_gd를 입력단에서 바라볼 때, 증폭도 A_v만큼 부풀려진 거대한 커패시터로 보이게 합니다. 마치 운전자가 좁은 골목길(C_gd)을 고속으로 달릴 때, 속도 때문에 시야가 좁아져 길을 훨씬 넓게 느껴서 반응 속도가 늦어지는 것과 같은 이치입니다.

그림 1. CS 단의 고주파 소신호 등가 회로 (C_gs, C_gd, g_m·v_gs)

2. 핵심 동작 원리

트랜지스터의 게이트와 드레인 사이에 존재하는 C_gd는 밀러 효과에 의해 입력 측에서 볼 때 C_gd × (1 + g_mR_D)라는 거대한 값으로 변환됩니다. 이는 입력 신호원 R_S와 만나 고주파 신호를 차단하는 저역 통과 필터(LPF)를 형성합니다. 반면, 출력 측에서는 C_gd 자체가 출력 극점을 형성하여 신호의 응답을 다시 한번 늦춥니다.

여기서 R_S는 신호원의 출력 저항, g_m은 트랜스컨덕턴스, R_D는 드레인 부하 저항입니다. C_gs와 밀러 증폭된 C_gd가 병렬로 결합되어 전체 입력 극점을 결정합니다.

💡 비유로 이해하기: g_m은 수도꼭지 손잡이의 민감도와 같습니다. 손잡이를 살짝 돌렸을 때 물(전류)이 얼마나 격렬하게 쏟아지는지를 결정합니다. 밀러 효과는 이 민감도 때문에 게이트의 미세한 변화가 드레인에서 큰 전압 변화를 일으키고, 이것이 다시 게이트의 커패시턴스를 뻥튀기하는 피드백 루프를 만듭니다.

3. 핵심 설계 방정식

출력 극점 ω_p2는 부하 저항 R_D와 C_gd의 곱에 의해 결정되며, 출력단에서 신호가 얼마나 빨리 변할 수 있는지를 제한합니다.

우반평면 영점(RHP Zero) z_R은 C_gd를 통해 고주파 신호가 증폭기를 거치지 않고 바로 출력으로 넘어가 발생하는 현상입니다. 이는 이득을 떨어뜨리고 위상을 급격히 지연시킵니다.

4. 구체적 수치 예제 ─ 직접 계산해 보기

65 nm CMOS 공정에서 g_m = 1 mA/V, R_D = 5 kΩ, R_S = 1 kΩ, C_gs = 20 fF, C_gd = 5 fF인 경우를 가정해 봅시다.

1. 밀러 증폭된 C_gd 계산: C_in,miller = 5 fF × (1 + 1 mS × 5 kΩ) = 5 fF × 6 = 30 fF.

2. 입력 극점 계산: ω_p1 = 1 / [1 kΩ × (20 fF + 30 fF)] = 1 / [10³ × 50 × 10^-15] = 20 × 10⁹ rad/s.

이 결과는 약 3.18 GHz의 컷오프 주파수를 의미하며, 고속 디지털 회로의 클럭 단에서 충분히 고려해야 할 속도입니다.

그림 2. CE/CS 보데 플롯 (-20dB/dec 두 극점, RHP 영점)

5. 설계 고려사항 & 트레이드오프

• 게인-대역폭 적(GBW): 증폭도(A_v)를 높이려 R_D를 키우면, 밀러 효과가 커져 대역폭이 급격히 줄어듭니다.
• 기생 커패시턴스: PCB 라우팅 시 배선 간격이 좁으면 의도치 않은 C_trace가 추가되어 극점을 더 낮은 주파수로 밀어냅니다.
• 트랜지스터 사이즈: W(폭)을 키우면 g_m이 증가하지만, C_gs와 C_gd도 함께 커지는 딜레마가 발생합니다.
• 레이아웃 가이드: RF 회로에서는 드레인과 게이트 간의 평행 배선을 최대한 피하여 C_gd를 최소화하는 것이 필수적입니다.

6. 실무·연구에서 어떻게 쓰이나

삼성전자의 AP(애플리케이션 프로세서) 내부 버퍼 회로 설계 시, C_gd로 인한 지연은 데이터의 셋업/홀드 타임을 위협합니다. 또한 TI(Texas Instruments)의 고속 연산 증폭기 설계 시, 이 밀러 효과를 역이용하여 주파수 보상(Frequency Compensation)을 수행하여 시스템의 안정성을 확보합니다.

7. 자주 겪는 함정 & 디버깅 팁

• ⚠️ 함정: KiCad에서 배선 두께만 신경 쓰고 비아(Via) 아래의 레이어 간 커패시턴스를 무시하는 경우. 해결: 고주파 신호선 아래에는 반드시 GND 플레인을 확보하여 인덕턴스와 커패시턴스를 제어하십시오.
• ⚠️ 함정: 시뮬레이션에서는 대역폭이 충분한데 실제 보드에서 신호가 뭉개지는 경우. 해결: 이는 오실로스코프 프로브의 커패시턴스가 회로에 부하를 주는 프로빙 효과(Probing effect) 때문일 확률이 높습니다.

8. 시험·면접 빈출 포인트

• 💡 "밀러 효과가 발생하는 근본적인 이유는 무엇인가?" (게이트와 드레인 간의 전압이 반대로 움직여 상대적으로 커패시턴스가 커 보임)
• 💡 "우반평면 영점(RHP Zero)이 출력 파형에 미치는 영향은?" (위상이 180도 지연되며 이득이 감소함)
• 💡 "R_S를 줄이면 대역폭이 어떻게 변하는가?" (ω_p1이 커져 대역폭이 개선됨)

9. 한눈 요약

• 밀러 효과는 C_gd를 입력 측에서 (1 + 이득)배만큼 증폭시킨다.
• ω_p1은 입력 저항과 총 입력 커패시턴스에 의해 결정되는 병목 지점이다.
• ω_p2는 출력 부하와 C_gd에 의해 결정된다.
• RHP 영점은 회로의 안정성을 저해하는 주 요인이다.
• 실무에서는 레이아웃 시 기생 캡을 최소화하는 배선 배치가 필수적이다.

본 포스트는 학습 목적이며, 실제 설계 시 데이터시트 확인과 SPICE 시뮬레이션 검증이 필요합니다.