[Post #25/38] 차동쌍의 주파수 응답 (실전 3편)

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📘 마이크로전자회로 연재 Post #25/38 — 11.8-11.10 (심화)

차동 증폭기(Differential Amplifier)는 노이즈를 제거하고 원하는 신호만을 증폭하는 아날로그 시스템의 '필터이자 증폭기'입니다. 저주파에서는 완벽한 CMRR(Common-Mode Rejection Ratio)을 보여주던 회로가 고주파로 가면 성능이 급격히 떨어지는 현상은 실무 회로 설계에서 가장 흔히 마주하는 난제 중 하나입니다.

1. 개요 및 배경 ─ 왜 이 주제가 중요한가?

차동 증폭기는 두 입력의 차이만을 골라 증폭합니다. 이는 마치 두 사람이 동시에 소리를 칠 때, 그 차이만을 정밀하게 판별해내는 지능형 마이크와 같습니다. 이상적인 상황에서는 양쪽 입력에 똑같이 실린 잡음(Common-mode noise)은 서로 상쇄되어 출력에 나타나지 않아야 합니다.

하지만 고주파 영역으로 진입하면 상황이 달라집니다. 회로 내에 존재하는 기생 커패시턴스(Parasitic capacitance)들이 각기 다른 경로로 신호를 누설시키기 시작하기 때문입니다. 특히 꼬리 전류원(Tail current source)의 출력에 존재하는 기생 커패시턴스는 고주파에서 회로의 대칭성을 깨뜨리며, 이로 인해 애써 설계한 CMRR이 무너집니다.

이 현상은 고속 데이터 통신용 수신기나 정밀 연산 증폭기(Op-amp) 설계 시 동작 대역폭을 결정짓는 핵심 지표가 됩니다. 주파수가 올라갈수록 왜 차동 증폭기의 잡음 제거 능력이 떨어지는지를 이해하는 것은 아날로그 엔지니어의 필수 역량입니다.

그림 1. 차동쌍 고주파 등가 회로 (C_gs, C_gd, C_SS)

2. 핵심 동작 원리

차동 모드(Differential-mode) 해석은 양쪽 대칭성을 이용하여 회로를 둘로 쪼개는 '반회로(Half-circuit) 기법'을 사용합니다. 이는 마치 좌우 대칭인 얼굴의 한쪽만 보고 전체 표정을 유추하는 것과 같습니다. 반회로 기법을 쓰면 차동 모드 이득 A_d는 일반적인 공통 소스(CS, Common-Source) 증폭기와 동일한 특성을 가집니다.

반면, 공통 모드(Common-mode) 해석에서는 꼬리 전류원의 임피던스 R_SS가 중요해집니다. 저주파에서는 R_SS가 매우 커서 공통 모드 이득 A_cm을 억제하지만, 고주파가 되면 꼬리 노드의 기생 커패시턴스 C_SS가 R_SS와 병렬로 연결되어 임피던스가 급격히 낮아집니다. 임피던스가 낮아지면 A_cm이 상승하고, 결과적으로 CMRR이 저하됩니다.

여기서 g_m은 트랜스컨덕턴스, R_D는 드레인 저항, r_o1은 출력 저항입니다. C_SS는 고주파 경로를 열어주어 공통 모드 신호가 출력으로 쉽게 새어 나가게 만듭니다.

💡 비유로 이해하기: R_SS는 거친 바닥을 통과하는 필터이고, C_SS는 그 필터를 무시하고 바로 건너뛰는 지름길입니다. 주파수가 낮을 때는 댐(R_SS)이 물을 막지만, 주파수가 높으면 물(고주파 신호)이 지름길(C_SS)을 통해 댐을 우회해버리는 꼴입니다.

3. 핵심 설계 방정식

CMRR의 주파수 특성을 결정하는 주요 식은 다음과 같습니다.

이는 CMRR이 꺾이기 시작하는 영점(Zero) 주파수로, 이 지점부터 CMRR이 감소하기 시작합니다.

주파수가 f_z보다 커지면 CMRR은 주파수 증가에 비례하여 감소하며, 보데 플롯 상에서 -20 dB/dec의 기울기를 가집니다.

4. 구체적 수치 예제 ─ 직접 계산해 보기

65nm 공정에서 R_SS = 100 kΩ, C_SS = 100 fF인 꼬리 전류원을 가정합니다. 이 경우 영점 주파수 f_z를 구해봅시다.

즉, 15.9 MHz 이상의 고주파수에서는 CMRR이 이전보다 20 dB씩 감소하기 시작합니다. 만약 동작 주파수가 100 MHz라면, f_z 대비 약 6배의 주파수이므로 CMRR은 저주파 대비 약 16 dB(20 log 6 ≈ 15.5 dB)만큼 악화될 것을 예측할 수 있습니다.

그림 2. 차동·공통 모드 이득 및 CMRR 보데 플롯

5. 설계 고려사항 & 트레이드오프

• 높은 R_SS 확보: 전류원의 출력을 캐스코드(Cascode) 구조로 설계하여 저주파 CMRR을 극대화합니다.
• C_SS 최소화: 꼬리 전류원 트랜지스터의 면적을 최적화하여 불필요한 기생 커패시턴스를 줄여야 합니다.
• 대칭성 유지: 레이아웃 단계에서 배선 길이를 완벽하게 대칭으로 맞추어 A_cm으로의 변환(conversion)을 최소화합니다.
• 주파수 보상: 고주파에서 CMRR이 떨어지는 것을 방지하기 위해 공통 모드 피드백(CMFB) 회로의 대역폭을 넓게 설계합니다.

6. 실무·연구에서 어떻게 쓰이나

고속 ADC(Analog-to-Digital Converter)의 입력단 버퍼에서 이 현상을 고려하지 않으면 샘플링 시점에서 공통 모드 잡음이 에일리어싱(Aliasing)을 유발하여 SNR(신호 대 잡음비)이 심각하게 저하됩니다. 또한, RF 수신기의 LNA(저잡음 증폭기) 설계 시, 차동 구조를 사용하는 가장 큰 이유가 외부 간섭(EMI) 제거인데, 본문의 f_z 분석을 통해 수신기가 감당할 수 있는 최대 동작 주파수 범위를 결정합니다.

7. 자주 겪는 함정 & 디버깅 팁

• ⚠️ 함정: 시뮬레이션상 CMRR이 왜 -20 dB/dec로 떨어지는지 모른 채 출력 단의 트랜지스터만 교체하는 경우.
  → **해결**: 꼬리 전류원 노드(Tail node)의 전압을 AC 해석하여 C_SS 성분이 지배적인지 확인하십시오.
• ⚠️ 함정: CMRR 향상을 위해 R_SS를 무작정 늘리는 경우.
  → **해결**: 너무 큰 R_SS는 동작 범위(Headroom)를 제한하므로, 공통 모드 피드백 루프를 활용하는 것이 현명합니다.

8. 시험·면접 빈출 포인트

• 💡 "CMRR이 고주파에서 감소하는 물리적 이유는 무엇인가?" (답: 꼬리 노드의 기생 커패시턴스 C_SS가 고주파에서 낮은 임피던스 경로를 형성하여 A_cm을 높이기 때문)
• 💡 "CMRR 보데 플롯에서 영점 f_z가 의미하는 것은?" (답: 공통 모드 이득이 평탄한 구간을 지나 상승하기 시작하는 변곡점)
• 💡 "반회로 기법을 사용할 수 없는 조건은?" (답: 회로가 완전 대칭이 아니거나, 입력 신호가 완벽한 차동/공통 모드로 분리되지 않을 때)

9. 한눈 요약

• 차동 모드는 반회로 기법으로 해석하며 CS 증폭기와 동일한 특성을 가진다.
• 공통 모드는 꼬리 전류원 임피던스 R_SS가 지배하는데, 고주파에서는 기생 커패시턴스 C_SS가 이 병렬 임피던스를 감소시킨다.
• 이로 인해 A_cm이 증가하며 CMRR은 영점 주파수 f_z 이후 -20 dB/dec로 감소한다.
• 고속·정밀 회로 설계 시 C_SS를 줄이거나 CMFB를 활용하는 것이 핵심이다.
• CMRR은 저주파 성능뿐 아니라 주파수 대역폭에 걸친 대역폭 성능(Bandwidth performance)이 중요하다.

본 포스트는 학습 목적이며, 실제 설계 시 데이터시트 확인과 SPICE 시뮬레이션 검증이 필요합니다.