[Post #24/38] CB·CG 및 캐스코드 단의 고주파 응답 (실전 2편)

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📘 마이크로전자회로 연재 Post #24/38 — 11.5-11.7 (심화)

증폭기 설계에서 '대역폭(Bandwidth)'은 통신 속도와 처리 능력을 결정짓는 핵심 지표입니다. 고속 데이터 송수신 회로나 RF 프론트엔드 설계 시, 트랜지스터의 기생 성분으로 인한 고주파 이득 저하는 치명적입니다. 이번 장에서는 캐스코드(Cascode) 구조가 어떻게 고주파 성능을 획기적으로 개선하는지, 그 수학적 근거와 물리적 메커니즘을 파헤칩니다.

1. 개요 및 배경 ─ 왜 이 주제가 중요한가?

흔히 사용하는 공통 소스(Common-Source, CS) 증폭기는 이득은 높지만, 입력과 출력 사이에 위치한 C_gd(게이트-드레인 기생 커패시턴스)가 밀러 효과(Miller Effect)를 일으켜 입력 측 커패시턴스를 C_in = C_gs + C_gd(1 + |A_v|)만큼 크게 늘립니다. 이는 고주파에서 입력 신호를 바로 깎아 먹는 필터 역할을 수행하게 됩니다.

비유하자면, C_gd는 입력과 출력 사이를 연결하는 '거대한 댐'과 같습니다. 이 댐은 출력 전압이 변할 때마다 입력 측의 전류를 빨아들이거나 뱉어내며 주파수 응답을 망가뜨립니다. 캐스코드는 이 댐의 높이(전압 변동)를 인위적으로 낮게 고정하여, 마치 수위 차이가 없는 정지된 호수처럼 만들어버리는 기법입니다.

이 구조는 고속 광통신 수신기(Transimpedance Amplifier)나 고대역폭 연산 증폭기(Op-Amp) 내부의 폴딩 캐스코드(Folded-cascode) 단에서 필수적으로 등장합니다. 단순히 이득을 키우는 용도를 넘어, 주파수 응답을 개선하기 위한 설계자의 필수 도구입니다.

그림 1. 캐스코드 회로 고주파 모델 (M1 드레인 노드 강조)

2. 핵심 동작 원리

캐스코드 구조는 CS 증폭기(트랜지스터 Q₁) 위에 CG 증폭기(트랜지스터 Q₂)를 쌓은 형태입니다. 핵심 아이디어는 Q₁의 드레인 전압을 Q₂의 소스(V_s2)로 고정하는 것입니다. CG 증폭기의 입력 임피던스가 1/g_m2로 매우 낮기 때문에, Q₁의 드레인 전압 변동 폭이 극도로 제한됩니다.

이로 인해 C_gd1에 걸리는 전압 차이(V_gd1)가 거의 변하지 않아 밀러 곱셈 효과가 사라집니다. 이제 C_gd1은 입력단에서 약 C_gd1 만큼의 작은 부하로만 보이고, 증폭기는 훨씬 높은 주파수까지 제 성능을 발휘할 수 있습니다.

여기서 R_sig는 소스 신호원의 저항이며, C_in,CG는 CG 단의 입력 커패시턴스입니다.

💡 비유로 이해하기: CS 단이 널뛰는 전압으로 인해 입력을 괴롭히는 아이라면, 캐스코드의 CG 단은 그 아이의 머리를 짓눌러(낮은 입력 임피던스) 꼼짝 못 하게 잡고 있는 듬직한 형과 같습니다. 덕분에 전체 시스템은 진동 없이 고주파까지 안정적으로 작동합니다.

3. 핵심 설계 방정식

캐스코드의 고주파 응답을 결정짓는 주요 관계식입니다.

그림 2. CS·CB·캐스코드 단의 보데 플롯 비교

전체 전압 이득은 각 단의 트랜스컨덕턴스와 출력 저항의 곱으로, 매우 큰 이득을 확보할 수 있음을 보여줍니다.

CG 단의 입력 저항이 작을수록 CS 단의 드레인 전압 변동이 억제되어 밀러 효과를 효과적으로 제거합니다.

출력 노드에서의 극점은 트랜지스터의 출력 저항이 캐스코드 덕분에 커짐에 따라 상대적으로 낮아 보일 수 있으나, 전체적인 이득-대역폭 곱(GBW)은 최적화됩니다.

4. 구체적 수치 예제 ─ 직접 계산해 보기

0.18 μm 공정, g_m1 = g_m2 = 1 mA/V, C_gd1 = 50 fF, R_sig = 1 kΩ인 경우를 가정합니다.

1. CS 단독 구성 시: 밀러 곱셈 인자가 이득에 비례하여 적용됩니다. 이득이 20배라면 입력 커패시턴스는 50 fF × (1+20) ≈ 1.05 pF가 됩니다. f_3dB = 1 / (2π · 1 kΩ · 1.05 pF) ≈ 151 MHz.

2. 캐스코드 구성 시: Q₂의 입력 임피던스가 1/g_m2 = 1 kΩ입니다. 이제 C_gd1에 의한 효과는 거의 1배인 50 fF만 반영됩니다. 대역폭은 f_3dB = 1 / (2π · 1 kΩ · 50 fF) ≈ 3.18 GHz로, CS 단 대비 약 20배 이상 대역폭이 확장됩니다.

5. 설계 고려사항 & 트레이드오프

• 헤드룸(Headroom): 캐스코드는 두 개의 트랜지스터를 수직으로 쌓아야 하므로, 공급 전압(V_DD)이 낮은 저전력 공정에서는 출력 스윙 범위가 크게 제한됩니다.
• 우반평면 영점(RHP Zero): C_gd2가 만드는 우반평면 영점은 위상 마진을 깎아 먹습니다. 고주파 설계 시 이 영점의 위치를 폴(Pole)보다 멀리 보내는 것이 중요합니다.
• 전력 소비: 두 트랜지스터에 전류를 직렬로 흐르게 하여 전류 효율은 좋으나, 추가적인 바이어스 회로가 필요합니다.
• 노이즈: 상단 CG 트랜지스터에서 발생하는 노이즈가 출력에 직접 반영되므로, 전류원 설계 시 주의가 필요합니다.

6. 실무·연구에서 어떻게 쓰이나

실제 TI의 고속 증폭기 설계나 Apple M 시리즈 SoC의 내부 아날로그 블록에서 캐스코드는 필수입니다. 특히 광통신용 수신 IC의 입력단(TIA)에서 낮은 입력 임피던스로 광다이오드의 미세 전류를 빠르게 받아들이기 위해 널리 쓰입니다. 또한, ADC(아날로그-디지털 변환기)의 샘플-홀드 회로에서 높은 출력 임피던스를 구현하여 정밀도를 높이는 데에도 핵심적인 역할을 합니다.

7. 자주 겪는 함정 & 디버깅 팁

• ⚠️ 함정 1: 출력 노드에 큰 커패시턴스(C_L)가 달리면 캐스코드의 장점인 고대역폭이 상쇄됩니다. 해결책으로 부하 드라이빙을 위한 버퍼를 추가 고려하십시오.
• ⚠️ 함정 2: 바이어스 전압 V_B의 노이즈가 Q₂의 게이트를 통해 출력에 바로 전달됩니다. 바이어스 라인에 반드시 큰 디커플링 커패시터(Decoupling Capacitor)를 병렬로 배치하세요.

8. 시험·면접 빈출 포인트

• 💡 "캐스코드 구조에서 왜 CS 단의 밀러 효과가 억제되는가?" (답: CG 단의 입력 임피던스가 매우 낮아 CS 단의 드레인 전압을 고정하기 때문)
• 💡 "우반평면 영점(RHP Zero)은 위상에 어떤 영향을 주는가?" (답: 위상을 지연시켜 피드백 시스템의 안정성(Stability)을 악화시킨다)
• 💡 "폴 분리(Pole Splitting)란 무엇인가?" (답: 보상 커패시터를 사용해 하나의 극점은 저주파로, 다른 하나는 고주파로 밀어내어 대역폭과 안정성을 조절하는 기법)

9. 한눈 요약

• 캐스코드는 CS와 CG를 쌓아 출력 노드를 고정하는 구조임.
• 밀러 효과를 억제하여 고주파 대역폭을 극적으로 확장함.
• CG 단의 입력 임피던스가 낮을수록 성능이 개선됨.
• 공급 전압(Headroom) 확보와 위상 마진 관리가 설계의 핵심임.
• 고속 데이터 변환기 및 RF 증폭기 설계의 표준 블록임.

본 포스트는 학습 목적이며, 실제 설계 시 데이터시트 확인과 SPICE 시뮬레이션 검증이 필요합니다.