[Post #38/38] [심화] CMOS 증폭기 통합 예제 및 최종 설계 리뷰

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📘 마이크로전자회로 연재 Post #38/38 — 17.5-17.6 (심화)

2단 연산 증폭기(OTA) 설계는 아날로그 IC 설계의 '종합 예술'입니다. 다양한 사양인 DC 이득, 대역폭, 슬루 레이트 간의 끊임없는 충돌을 조율하여 최적의 성능을 끌어내는 과정은 반도체 엔지니어의 핵심 역량이며, 석사 면접 및 실무 설계 리뷰에서 반드시 마주하게 되는 관문입니다.

1. 개요 및 배경 ─ 왜 이 주제가 중요한가?

2단 증폭기는 마치 '이륜차의 기어 변속'과 같습니다. 1단(차동 입력단)은 높은 전압 이득을 확보하기 위한 엔진의 회전수를 높이는 역할을 하고, 2단(출력단)은 힘을 실어 실제 부하를 구동하는 바퀴의 역할을 수행합니다. 우리는 이 두 단을 정교하게 연결하여, 낮은 전력 소비로도 넓은 대역폭과 충분한 출력 범위를 확보해야 합니다.

실제 TI LM358이나 고정밀 데이터 컨버터(ADC) 내부의 버퍼 등은 이러한 2단 구조를 기반으로 설계됩니다. 단순히 개별 소자를 아는 것을 넘어, 전체 루프 안에서 소자들이 어떻게 상호작용하는지를 이해하는 것이 아날로그 설계의 본질입니다.

그림 1. 2단 OTA 전체 회로 (차동 입력단 + CS 출력단 + 밀러 보상)

2. 핵심 동작 원리

2단 OTA의 구조는 '고이득 전압 증폭기'와 '저임피던스 출력 버퍼'의 결합입니다. 1단은 차동 입력 신호를 받아 높은 출력 임피던스를 생성하며 전압을 증폭하고, 2단은 이를 받아 출력 스윙(Output Swing)을 극대화합니다. 이때 두 단 사이의 큰 용량 성분이 위상 여유(Phase Margin)를 갉아먹는데, 이를 해결하기 위해 '밀러 보상(Miller Compensation)' 커패시터를 삽입합니다.

여기서 g_m1은 1단 입력 트랜지스터의 트랜스컨덕턴스, C_C는 밀러 보상 커패시터입니다. 이는 시스템 전체의 속도를 결정하는 핵심 식입니다.

💡 비유로 이해하기: 밀러 커패시터는 고속으로 달리는 자동차의 핸들에 달린 '댐퍼'와 같습니다. 급격한 변화를 부드럽게 만들어주어 시스템이 발진(Oscillation)하지 않고 안정적으로 주행하게 돕지만, 동시에 최고 속도(대역폭)를 제한하는 트레이드오프 관계를 가집니다.

3. 핵심 설계 방정식

설계 시 가장 먼저 결정해야 하는 주요 파라미터 방정식입니다.

A_v는 전체 직류 이득으로, 두 단의 이득을 곱하여 결정됩니다.

SR은 슬루 레이트(Slew Rate)이며, 2단으로 전류를 공급하는 꼬리 전류원 I₅가 C_C를 얼마나 빨리 충·방전할 수 있는지를 나타냅니다.

f_p2는 2단의 극점(Pole)이며, 대역폭보다 충분히 높아야 안정성이 확보됩니다.

4. 구체적 수치 예제 ─ 직접 계산해 보기

65nm 공정, V_DD = 1.2 V, C_L = 10 pF인 환경을 가정합니다.

1. 사양 설정: GBW = 100 MHz 달성을 위해 필요한 g_m1을 계산합니다.
2. 계산:
   
   C_C를 2 pF로 잡으면, g_m1은 약 1.25 mS가 필요합니다.
3. 결과 검토: I_D1 = 100 μA일 때 g_m/I_D 효율을 고려하면, 1.25 mS는 합리적인 설계값입니다.

그림 2. 성능 트레이드오프 레이더 차트 (이득·대역폭·잡음·전력·스윙)

5. 설계 고려사항 & 트레이드오프

• 파워 vs 대역폭: 전류를 늘리면 g_m이 커져 대역폭이 확보되지만, 전력 소모가 비례하여 증가합니다.
• 스윙 vs 이득: 채널 길이 변조 효과를 줄이려면 L을 길게 해야 하나, 이는 출력 임피던스를 높여 기생 용량을 증가시키고 대역폭을 저하시킵니다.
• 안정성(Phase Margin): C_C가 커질수록 안정성은 좋아지지만, GBW는 줄어듭니다.
• 노이즈: 입력 트랜지스터의 W를 키우면 플리커 노이즈는 줄어들지만, 입력 커패시턴스가 증가하여 앞단 회로에 부하를 줍니다.

6. 실무·연구에서 어떻게 쓰이나

이 구조는 고성능 센서 인터페이스의 전처리 증폭기나, SoC 내부의 전압 조절기(LDO) 오류 증폭기로 빈번하게 사용됩니다. 특히 Apple M시리즈와 같은 고성능 SoC의 배터리 관리 회로에는 더 정밀한 클래스 AB 증폭기가 필수적입니다.

7. 자주 겪는 함정 & 디버깅 팁

• ⚠️ 영점(Zero)의 영향: 밀러 커패시터에 직렬로 연결된 영점 제거용 저항(Nulling Resistor)을 설계하지 않으면, 우반평면 영점으로 인해 위상 여유가 급감합니다.
• ⚠️ 기생 극점(Parasitic Pole): 레이아웃 시 2단 출력 트랜지스터의 게이트 용량을 과소평가하면 예상치 못한 발진이 발생합니다. 항상 기생 성분을 추출(PEX)하여 확인하세요.

8. 시험·면접 빈출 포인트

• 💡 "밀러 보상에서 왜 굳이 영점 제거 저항(Rz)을 다는가?" → 우반평면 영점을 제거하거나 좌반평면으로 이동시켜 위상을 개선하기 위함.
• 💡 "CMRR을 높이려면 어떤 설계 변수를 수정해야 하는가?" → 전류원(Tail current source)의 출력 임피던스를 극대화해야 함.
• 💡 "Class AB 출력단을 쓰는 이유는?" → 낮은 대기 전류로도 큰 부하 전류를 공급할 수 있어 전력 효율이 극대화됨.

9. 한눈 요약

• 2단 OTA는 고이득과 고출력 능력을 동시에 잡기 위한 구조입니다.
• GBW와 PM(위상 여유)은 밀러 커패시터로 조정되는 가장 중요한 트레이드오프입니다.
• 슬루 레이트는 출력단의 구동 전류와 보상 커패시터의 비율로 결정됩니다.
• 실무에서는 항상 기생 소자(Parasitic)를 고려한 시뮬레이션 검증이 필수입니다.
• 본 시리즈를 마칩니다. 아날로그 설계는 수식보다 물리적 직관이 우선입니다.

본 포스트는 학습 목적이며, 실제 설계 시 데이터시트 확인과 SPICE 시뮬레이션 검증이 필요합니다.